Altera Quartus [Note] [Macro] Altera PLL

Last Update: 2016/09/07 23:27+08



點擊PLL後


照下述可設定2組CLOCK

Reference

Phase-Locked Loop Basics

Terasic DE1-SoC [Note] Configuration Mode Switch

Last Update: 2016/09/07 21:31+08



預設


設定說明


常用模式

Terasic DE1-SoC [Note] HPS Makefile

Last Update: 2016/09/09 00:24+08



fatal error: socal/socal.h: No such file or directory
修正makefile, 將下面這行

CFLAGS = -static -g -Wall  -I${SOCEDS_DEST_ROOT}/ip/altera/hps/altera_hps/hwlib/include

取代成

ALT_DEVICE_FAMILY ?= soc_cv_av
HWLIBS_ROOT = ${SOCEDS_DEST_ROOT}/ip/altera/hps/altera_hps/hwlib
CFLAGS = -static -g -Wall $(MULTILIBFLAGS) -I${HWLIBS_ROOT}/include -I${HWLIBS_ROOT}/include/soc_cv_av -D$(ALT_DEVICE_FAMILY)

Simple Memory Subsystem Simulation and Implement

Last Update: 2015/08/10 12:10+08

Intro

以Proj1-GSIM為基礎，將其加上AXI interface。這邊，我們以wrapper的概念實作，新建一個GSIM_axi_wrapper (GAW) module，將GSIM包起來，由GAW代為處理與GSIM的I/O，及AXI interface的溝通。GAW為Slave介面，也就是需要其它Master處理GAW與DDR3之間的通訊，因此我們將test bench (sim_tb_top.v)當作Master(假的processor)，代為處理

Gauss-Seidel Iteration Machine

Last Update: 2015/08/10 12:04+08

Intro

一個解線性聯立方程式 Ax=b 的電路。該電路將A視為一固定矩陣，b為輸入，此電路要將x算出。電路以Finite State Machine設計，配合Gauss-Seidel手法求解

Verilog - UART Simple Send / Receive

Last Update: 2014/10/29 00:24+08
Type: Note



看到 embecosm/chiphack 寫的 UART transmit
使用 除頻器 和 Finite State Machine 完成 UART 的發送
很不錯的練習題

他的github裡有 uart.v
但主要部份沒填, 只有FSM的架構


可以思考一下除頻器的運作, 填上適當的counter數
還有 UART 10-bit 一組, start-bit=0 + 8-bit data + end-bit=1

這是改完 測試通過的檔案 DE0_NANO_UART_Send.v


接著做 Receive: DE0_NANO_UART.v
PC端 C#測試代碼: DE0_NANO_UART.cs

OpenRISC with DE0-Nano

Last Update: 2014/10/29 00:24+08
Type: Note

---Intro---

把 OpenRISC 燒進 DE0-Nano 執行嵌入式的 Linux 系統

Environment & Requirement:
VMWare
Ubuntu 12.04.2 Desktop i386
FPGA板 - DE0-Nano
USB to UART (FTDI接腳, ex. UB-391 記得裝驅動)

OpenRISC with DE0-Nano - kevinmehall version

Last Update: 2014/10/17 01:11+08
Type: Note

---Intro---

把 OpenRISC 燒進 DE0-Nano 執行嵌入式的 Linux 系統

Environment & Requirement:
VMWare
Ubuntu 12.04.2 Desktop i386
FPGA板 - DE0-Nano
USB to UART (FTDI接腳)

個人建議 看 這篇 官方版本的

Hello! DE0 Nano (Altera FPGA)

Last Update: 2014/10/12 15:20+08
Type: Note

---Intro---

因為要學著用 OpenRISC
所以買了官方推薦的 FPGA: Terasic DE0 Nano
畢竟是練習用的 所以買個比較便宜的
真心建議要玩FPGA就直接買個板子吧!
讀萬卷書 不如行萬里路~ 比較有感覺

Content

• 開個箱文唄
• Installation & Driver & Test
• My First FPGA

NCVerilog - import VHDL into Verilog

Last Update: 2013/09/02 15:25+08

--- Intro ---

這篇是將 VHDL 導入到 Verilog 的方法
重點在interface(shell)的建立

環境: Linux - CentOS release 4.6 (Final)
Cadence tools: ncvhdl, ncvlog, ncelab, ncsim

OpenRISC toolchain on Ubuntu

Last Update: 2014/10/26 22:22+08
Type: Note

--- Intro ---

OpenRISC toolchain 環境建立
Ubuntu 建議安裝LTS(Long Term Support)版
各位看倌有興趣可參考 官方安裝說明 有較完整的安裝方式
這裡僅是給我自己的筆記

• Precompiled binaries
• Installation from source
• Installation of development versions

這3個安裝的方法, 應該是則一即可.
但 各版本仍 有些不同 我是全裝起來
再看狀況設置 PATH
還有一個 orbuild 但官方已經說很久沒更新了
所以能不能用就是各位看倌的命了XD


環境: Ubuntu-12.04.2 32bit

Ubuntu-14.04.1 32bit 目前無法成功